modelsim10.4破解版是一款專業(yè)的HDL仿真軟件。該軟件在新的版本中帶來了很多功能，比如說增強(qiáng)了對HDL和Verilog語言IEEE 標(biāo)準(zhǔn)的支持編譯速度更快、效率更高的特點(diǎn)，喜歡的話可以親自體驗(yàn)下。

【功能特點(diǎn)】

　　1、RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真

　　2、單內(nèi)核VHDL和Verilog混合仿真

　　3、源代碼模版和助手，項(xiàng)目管理

　　4、集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點(diǎn)等眾多調(diào)試功能

　　5、C和Tcl/Tk接口，C調(diào)試

　　6、對SystemC的直接支持，和HDL任意混合

　　7、支持SystemVerilog的設(shè)計(jì)功能

　　8、對系統(tǒng)級描述語言的最全面支持，SystemVerilog，SystemC，PSL

　　9、ASIC Sign off

　　10、可以單獨(dú)或同時(shí)進(jìn)行行為（behavioral）、RTL級、和門級（gate-level）的代碼

【常見問題】

　　1、直接將用VerilogHDL編寫的128分頻器程序count128.v設(shè)置為工程的頂層設(shè)計(jì)文件，編譯失敗?

　　快速建立了一個(gè)只有一個(gè)器件的電路圖文件：Msim.bdf,將輸入輸出信號直接引出來，并將其設(shè)為頂層文件，編譯通過

　　2、編譯通過后進(jìn)行仿真，仿真失敗?

　　原因是：

　　已經(jīng)設(shè)定仿真語言為Verilog HDL

　　解決方法：

　　用手工重新寫了一段Verilog HDL語言的頂層設(shè)計(jì)文件MSim.V。編譯通過，并且仿真正常

　　3、波形加載慢的問題解決辦法?

　　方法一

　　先仿真1ms，然后zoom full一次，在此基礎(chǔ)上再跑1ms，再zoom full，依此類推跑到10ms，這時(shí)再zoom full就很快地完成了。我猜原因是前面的9次zoomfull建立了一些緩存數(shù)據(jù)，以供第10次使用，所以變快了

　　方法二

　　變化頻率最大的信號刪除掉，通常情況下，變化頻率最大的信號是時(shí)鐘信號，如果一定要保留，那么可以將該信號的format設(shè)為literal，或者event，如果format是logic，將嚴(yán)重拖慢畫波形的速度。設(shè)置的方法是在波形信號處點(diǎn)擊右鍵，選擇format->literal